基于VHDL的數(shù)字集成電路設(shè)計應(yīng)用介紹

如今是數(shù)字化的社會，在很多領(lǐng)域都用上了數(shù)字集成電路，如信息高速公路、多媒體電腦數(shù)字電視等等。而且數(shù)字集成電路也在不斷更新?lián)Q代，由早期的電子管、晶體管、小規(guī)模集成電路(幾一幾十門)、中規(guī)模集成電路(幾十門~幾百門)、大規(guī)模集成電路(幾百門一幾千門)發(fā)展到超大規(guī)模集成電路(幾萬門以上)以及具有特定功能的專用集成電路(ASIC)芯片。本文介紹了數(shù)字集成電路設(shè)計的發(fā)展趨勢，以及分析了VHDL的特點，再結(jié)合實例介紹VHDL在數(shù)字集成電路設(shè)計中的應(yīng)用。

1.數(shù)字集成電路設(shè)計

數(shù)字集成電路設(shè)計涉及對電子器件(例如晶體管、電阻器、電容器等)、器件間互連線模型的創(chuàng)建。所有的器件和互連線都需安置在一塊半導(dǎo)體襯底材料之上，這些組件通過半導(dǎo)體器件制造工藝(例如光刻等)安置在單一的硅襯底上，從而形成電路。對于數(shù)字集成電路來說，設(shè)計人員現(xiàn)在更多的是站在高級抽象層面，即寄存器傳輸級甚至更高的系統(tǒng)級(有人也稱之為行為級)，使用硬件描述語言或高級建模語言來描述電路的邏輯、時序功能，而邏輯綜合可以自動將寄存器傳輸級的硬件描述語言轉(zhuǎn)換為邏輯門級的網(wǎng)表。對于簡單的電路，設(shè)計人員也可以用硬件描述語言直接描述邏輯門和觸發(fā)器之間的連接情況。

2.VHDL

2.1VHDL的特點

VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多方面具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法十分類似一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將-項工程設(shè)計或設(shè)計實體(可以是一個元件、一個電路模塊或一個系統(tǒng))分成外部(即端口)和內(nèi)部(即設(shè)計實體的內(nèi)部功能和算法完成部分)。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其它的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。具體特點如下：

(1)與其它的硬件描述語言相比，VHDL具有更強的行為描述能力，決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。

(2)VHDL豐富的仿真語言和庫函數(shù)，在大規(guī)模集成電路設(shè)計的早期就能查驗出設(shè)計系統(tǒng)的功能可行性，可隨時對設(shè)計進(jìn)行功能仿真、時序仿真，在設(shè)計初期就可以對整個工程設(shè)計的可行性作出決策，縮短了設(shè)計周期，減少了研發(fā)成本。

(3)VHDL語句的行為描述能力和程序結(jié)構(gòu)具有支持大規(guī)模集成電路設(shè)計的分解和對已有設(shè)計的再利用功能。重復(fù)利用他人的IP(Intelli-gence Property core)模塊和軟核(soft core)是VHDL的特色，在更高的層次上把IP模塊利用起來，能達(dá)到事半功倍的效果。

(4)對于VHDL完成的一個確定設(shè)計，可以利用EDA工具(如MAX+PLUS)進(jìn)行邏輯綜合和優(yōu)化，并自動把VHDL描述設(shè)計轉(zhuǎn)換成門級網(wǎng)表。這種設(shè)計方式突破了傳統(tǒng)門級設(shè)計中的瓶頸，極大地減少了電路設(shè)計的時間和錯誤發(fā)生率，降低了開發(fā)成本，縮短了設(shè)計周期。

(5)VHDL對設(shè)計的描述具有相對的獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必關(guān)心最終設(shè)計的目標(biāo)器件是什么而進(jìn)行獨立的設(shè)計。正因為VHDL的硬件描述與具體的工藝和硬件結(jié)構(gòu)無關(guān)，VHDL設(shè)計程序的硬件實現(xiàn)目標(biāo)器件有廣闊的選擇范圍。

(6)由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的前提下，只需改變類屬參數(shù)或函數(shù)，就能改變設(shè)計的規(guī)模和結(jié)構(gòu)。

2.2基本程序結(jié)構(gòu)

一個相對完整的VHDL設(shè)計由以下幾個部分組成：(1)庫﹑程序包;(2)實體;(3)結(jié)構(gòu)體;(4)配置;其各自作用如圖1所示：

圖1 VHDL程序結(jié)構(gòu)框圖

以上四個部分并不是每個VHDL程序都必須具備的，其中只有一個實體和一個與之對應(yīng)的結(jié)構(gòu)體是必須的。

3.開發(fā)系統(tǒng)

Altera公司的MAX + PLUS ( Multiple ar-ray matrix and programmable logic user system)開發(fā)系統(tǒng)是一個完全集成化、易學(xué)易用的可編程邏輯設(shè)計環(huán)境，它可以在多種平臺上運行。它所提供的靈活性和高效性是無可比擬的，具有豐富的圖形界面，輔之以完整的、即時訪問的在線文檔，使設(shè)計者能夠輕松的使用MAX + PLUSⅡ軟件包設(shè)計數(shù)字集成電路。

3.1MAX+ PLUS的特點

(1)開放的界面

MAX + PLUSⅡ軟件可以與其它工業(yè)標(biāo)準(zhǔn)的設(shè)計輸入。綜合與校驗工具相連接。

(2)與結(jié)構(gòu)無關(guān)

MAX+ PLUSⅡ系統(tǒng)的核心Compiler支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX5000和 Classic可編程器件，提供了真正與結(jié)構(gòu)無關(guān)的可編程設(shè)計環(huán)境。

(3)多平臺

MAX+ PLUS軟件可基于486、奔騰PC的Windows NT3.51或4.0、Windows95、98下運行，也可在Sun SPAC station，HP 9000 Se-ries7007800和 IBM RISC System/6000工作站上運行。

(4)完全集成化

MAX+ PLUSl軟件的設(shè)計輸人、處理與校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短設(shè)計周期。

(5)豐富的設(shè)計庫

MAX+ PLUSⅡ提供了豐富的庫單元，其中包括74系列的全部器件和多種特殊的邏輯宏功能(Macro-Function)以及參數(shù)化的兆功能(Mage-Function)供設(shè)計者調(diào)用，大大減輕了設(shè)計者的工作量，縮短了設(shè)計周期。

(6)模塊化工具

設(shè)計者可以從各種設(shè)計輸入。處理和校驗選項中進(jìn)行選擇從而使設(shè)計環(huán)境用戶化，必要時，還可以根據(jù)需要添加新功能。

(7)支持多種硬件描述語言

'MAX +.PLUSⅡ軟件支持多種硬件描述語言設(shè)計輸人選項，包括VHDL、Verilog HDL和AHDL語言。

3.2數(shù)字集成電路設(shè)計過程

設(shè)計流程如圖2所示：

圖2基于MAX+ PLUSⅡ的數(shù)字系統(tǒng)設(shè)計流程圖

(1)設(shè)計輸入：設(shè)計輸人就是設(shè)計者對邏輯器件的邏輯功能描述。設(shè)計輸入通常采用圖形輸入和VHDL文本輸人方式。

(2)項目編輯：為完成設(shè)計的處理，MAX +PLUSI提供了一個完全集成的編譯器(Compil-er) ,可直接完成從網(wǎng)表提取到最后編程文件的生成。在編譯過程中生成一系列標(biāo)準(zhǔn)文件可進(jìn)行時序模擬、適配等。

(3)項目校驗：完成對設(shè)計的功能、時序仿真;進(jìn)行時序分析、寄存器性能分析。

(4)項目編程：將設(shè)計的項目下載/配置到所選擇的器件中。

4.設(shè)計實例

在數(shù)字集成電路中，計數(shù)器的應(yīng)用十分普遍。計數(shù)器是一種對輸入脈沖進(jìn)行計數(shù)的時序電路。按其進(jìn)位制可分為二進(jìn)制計數(shù)、十進(jìn)制計數(shù)和任意進(jìn)制計數(shù);按其功能又分為加法計數(shù)器﹑減法計數(shù)器和加/減可逆計數(shù)器等。在傳統(tǒng)的計數(shù)器電路中，采用74161/1627163及相應(yīng)的外圍電路來構(gòu)成所需的計數(shù)器;如果要構(gòu)造非規(guī)則進(jìn)制的計數(shù)器，則需添加更多的外圍器件，若用VHDL語言來構(gòu)造就方便的多了。下面以模為12的加法計數(shù)器為例來說明VHDL在數(shù)字電路設(shè)計中的應(yīng)用。

4.1設(shè)計方案

模為‘12’的計數(shù)器采用加法計數(shù)器，且具有數(shù)據(jù)加載、置位功能，輸入端口為ci(進(jìn)位)、nrest(置零)、load(加載),d(數(shù)據(jù)輸入)、clk(時鐘);輸出端口設(shè)計為co(輸出進(jìn)位)、qh(高位輸出)、ql(低位輸出)。

4.2程序清單

4.3仿真結(jié)果

仿真結(jié)果如圖3所示：

圖3模‘12'計數(shù)器仿真波形圖

仿真結(jié)果說明：

(1)預(yù)加載值‘2’在‘ load'信號有效時裝載，輸出ql從‘2’開始計數(shù)，計到‘B'(十進(jìn)制的‘11 ')，'co'輸出高電平(約16ns)，計數(shù)器置位，從‘0'開始計數(shù)，如此循環(huán);

(2)計數(shù)器在CP脈沖的上升沿翻轉(zhuǎn);

(3)預(yù)加載值可以在仿真時隨時更換;

(4)‘co'在計數(shù)值為‘8'和‘A'處各出現(xiàn)一個“毛次”，是由‘0111'(7)到‘1000'(8)及‘1001'(9)到‘1010'(10)翻轉(zhuǎn)過程中，因各觸發(fā)器速度不一致，造成中間短時出現(xiàn)‘1011'(B)過渡狀態(tài)所致。這是二進(jìn)制編碼的先天不足，也是采用Gray(格雷碼)的主要原因。

此計數(shù)器設(shè)計實體對應(yīng)的電路原理圖符號如圖4所示：

圖4 電路原理圖符號

4.4實例擴展

此實例模為‘12',只要在原程序的基礎(chǔ)上稍加修改，可實現(xiàn)任意進(jìn)制的加法計數(shù)器、減法計數(shù)器或可逆計數(shù)器。還可以作為庫文件被其它設(shè)計所調(diào)用。

小結(jié)

以上就是基于VHDL的數(shù)字集成電路設(shè)計應(yīng)用介紹了。本文以基于VHDL的計數(shù)器的設(shè)計為例介紹了VHDL在數(shù)字集成電路設(shè)計中的應(yīng)用，體現(xiàn)了VHDL語言的‘魅力'。隨著CPLD/FPGA器件的廣泛應(yīng)用，EDA技術(shù)的發(fā)展，數(shù)字系統(tǒng)的設(shè)計變得象軟件設(shè)計一樣靈活，極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)的設(shè)計方法、過程和觀念。

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